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国の研究開発支援を梃子に、画像処理向けSoCの設計を最先端世代へ引き上げる動きが具体化する。キヤノンと日本シノプシスは3日、NEDOの「ポスト5G」関連の助成枠に選ばれたテーマに加わると明らかにし、ラピダスの工程を使って試作チップを作る方針を示した。
NEDO採択 画像処理SoC設計技術
両社が参加するのは、研究開発プロジェクト「先端半導体技術を活用した画像処理SoC技術開発」である。NEDOは同日、「先端半導体製造技術の開発（助成）」のうち、次世代の半導体設計に関する区分で実施体制を決めた。
狙いは、キヤノンが持つ画像処理の知見と、日本シノプシスの半導体設計技術を組み合わせ、エッジ端末でのリアルタイム画像処理やAI処理を高効率に進められる設計手法を固める点にある。複数チップをまとめて機能を構成するチップレットも前提に据える。
研究期間は、開発開始から原則5年以内とされる。ポスト5G時代に向け、国内で先端半導体を「設計し、作る」力をつなげ直す政策の一環として位置づけられる。
ラピダス 2ナノ活用 チップ試作工程
試作の製造面では、ラピダスの2ナノ級GAAプロセスを使う。GAAは、従来主流だったFinFETよりもゲートがチャネルを立体的に囲む構造で、微細化が進む局面で性能と消費電力の両立を狙いやすいとされる。
ラピダスは試作ラインの立ち上げを急いでおり、GAAトランジスタの試作ウェーハを披露した実績もある。設計側が早い段階から製造条件を踏まえて最適化できれば、画像処理SoCの電力や遅延、実装面積の制約に対し、設計と製造を一体で詰める余地が広がる。
今回の枠組みが成果を出すには、回路設計の自動化や検証手法を高度化するだけでなく、試作で得たデータを設計ルールへ素早く戻し込む運用が欠かせない。量産を見据えるほど、歩留まりや実装、供給網まで含む調整コストが増えるため、開発段階から意思決定の速い連携体制が問われる。
参考・出典
- NEDOの公募事業に採択された次世代半導体の設計技術開発プロジェクトにキヤノンが参画 | キヤノングローバル
- 「ポスト5G情報通信システム基盤強化研究開発事業/先端半導体製造技術の開発（助成）」の実施体制の決定について | 公募 | NEDO
- 2nmという困難を乗り越えた先に差別化技術がある – Rapidus株式会社
- Rapidus secures $1.7 billion from Japan’s government and private investors for 2nm chip production — company says it is in active discussions with more than 60 potential customers | Tom's Hardware
