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IBMは2026年6月25日（現地時間）、1nm未満の世代に向けた新たなチップ技術を発表した。IBMが「世界初」と位置づける成果で、0.7nm、7オングストローム・ノードの3Dトランジスタ構造「nanostack」を中核に、平面方向の微細化だけに頼らない高密度化を示す。
爪サイズに1,000億トランジスタ
IBMの説明では、nanostackを使うことで、爪ほどの面積に約1000億個のトランジスタを載せられる。比較対象は2021年に公表した2nmチップで、密度はほぼ2倍。公開された技術結果では、同2nmノード比で最大50%の性能向上、または最大70%のエネルギー効率向上が見込まれる。
nanostackの特徴は、nanosheetベースの設計を平面上に並べるだけでなく、垂直方向にも重ねる点にある。トランジスタを積み上げ、互い違いに配置することで、同じ面積の中により多くの素子を収める。各層で異なる材料の組み合わせを選べるため、性能重視の層と省電力重視の層を分けて最適化しやすい。
IBMは、超薄膜誘電体ボンディング、デュアルチャネル設計、CMOSインバーター動作の実証により、nanostackが計算処理に使える構造として成立することを示したとしている。VLSI 2026では、nanostackを使ったSRAMセルで約40%のサイズ縮小を実証した。SRAMはプロセッサー内の高速な記憶領域で、セルを小さくできればチップ全体の高密度化にもつながる。
量産品ではなく、5年内実用化への研究成果
今回の「0.7nm」は、トランジスタの物理的な線幅がそのまま0.7nmであることを意味しない。現在の半導体ノード名は、厳密な寸法ではなく製造技術の世代を示す呼び名として使われている。IBMは今回の成果を、1nm未満の世代でもスケーリングを続けられることを示すものと位置づけている。
発表は市販CPUや量産チップの発売ではなく、研究開発成果と将来の量産ロードマップを示すものだ。IBMは、サブ1nmノードでのnanostack技術の初期導入について、早ければ今後5年以内に量産への道筋があると見込んでいる。
実装に向けた周辺研究も進んでいる。IBMは2026年3月、Lam Researchとサブ1nmロジック縮小に向けた5年協業を発表し、高NA EUVや新材料、新プロセスの開発を進める方針を示した。研究は米ニューヨーク州アルバニーの拠点で進められ、Lam Research、東京エレクトロン、SCREEN Semiconductor Solutionsなどが関わる。一方、量産を担うファウンドリー、採用製品、顧客などは公表されていない。
