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日立は2026年8月31日、シリコン量子コンピュータの大規模化に向け、複数の量子ビットを共通配線とゲートで制御する「共有ゲート型アーキテクチャ」と、電子輸送時の急な速度変化を抑える「電子速度制御技術」を発表した。前者は4×4配列構造を試作・評価し、後者は量子物理シミュレーションで量子状態の乱れ抑制を示した。
共通の配線とゲートで量子ビットを操作
日立が大規模化の課題に挙げるのは、量子ビット数の増加に伴う配線数の増大と、計算精度の維持だ。共有ゲート型アーキテクチャは、複数の量子ビットを共通の配線と制御用ゲートで動かす方式となる。
imecの協力の下、300mmウェハプロセスで4×4の16量子ビット配列構造を試作し、すべての量子ドットの形成と一部の量子ビット操作を実証した。従来の個別ゲート型に比べ、量子ビット数の増加に伴う配線数の増大を抑える狙いがある。
電子の速度変化を抑え、量子状態の乱れを低減
電子輸送（シャトリング）は、量子情報を持つ電子を量子ドット間で移動させる技術だ。日立は、電子の急な加速・減速が量子状態を乱す要因になり得るとして、電圧信号の位相変調によって速度変化を滑らかにする制御手法を提案した。
量子物理シミュレーションでは、電子輸送時の量子状態の乱れを抑え、エラー低減につながる可能性を示した。電子速度制御技術の評価は実機による電子輸送試験ではなく、シミュレーションで行われた。
日立は今後、2027年度のクラウド公開、2028年度の100量子ビット級システム、2030年度の1000量子ビット級システムの開発をめざす。
