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中国通信機器大手ファーウェイは25日、上海で開かれたIEEE International Symposium on Circuits and Systems（ISCAS 2026）で、同社が新たな半導体進化原則と位置付ける「Tau（τ）スケーリング則」を公表し、2031年までに14オングストローム（1.4ナノメートル）プロセス相当のトランジスタ密度を持つ高性能半導体を設計する見通しを示した。米国の制裁で先端製造装置へのアクセスが制約される中、線幅の微細化だけに頼らず、設計とアーキテクチャーの最適化で性能を引き上げる構想を打ち出した。
微細化から時間短縮への転換
基調講演「New Semiconductor Path in Practice」で発表したのは、ファーウェイの何庭波氏だ。Tau（τ）スケーリング則は、従来の幾何学的な微細化ではなく、回路内で信号の遅れを左右する時間定数τの短縮を半導体・電子システム進化の新たな指針に据える考え方だ。要するに、部品を小さくするだけでなく、電気信号がより短く軽い経路を通るようにして、同じ面積で高い性能を引き出す発想である。
関連技術として示した「LogicFolding」は、配線長を短縮し、信号伝搬時の抵抗や容量の負荷を減らすアーキテクチャーだ。配線は半導体の「道路」に当たり、長く複雑になれば信号の移動が遅くなり、消費電力も増える。ファーウェイはこの構造により、トランジスタ密度と回路性能の向上を狙う。
ファーウェイは過去6年間に、Tau（τ）スケーリング則に基づき381のチップを設計・量産してきたと説明した。2026年秋に投入予定のKirinチップ群が、LogicFoldingを初めて採用する予定だ。
「1.4ナノ相当」が示す射程
今回の目標は、2031年に1.4ナノメートルの製造ノードで半導体を量産するという意味ではない。ファーウェイが示したのは、14オングストロームプロセスに相当するトランジスタ密度を設計で実現するという見通しであり、実際の製造プロセスとは区別される。
ロイターは、1.4ナノ相当が2030年ごろの世界最先端水準に近いと位置付ける一方、ファーウェイが独立した性能データを示していないと伝えた。今後の評価は、米国規制で先端露光装置などへのアクセスが限られる中、この設計思想がスマートフォン向けチップやAI計算向け半導体の実性能、消費電力、量産競争力にどこまで結び付くかが確認点となる。
